Các lãnh đạo công ty đã công bố các công nghệ xử lý A13, A12 và N2U mới, đồng thời thông báo về việc sản xuất hàng loạt trong năm nay giải pháp đóng gói chip trên đế wafer (CoWoS) lớn nhất thế giới.
Yuan Li-pen, phó chủ tịch phụ trách phát triển kinh doanh của TSMC, cho biết công nghệ CoWoS kích thước lưới 5,5 đã đạt được tỷ lệ sản lượng vượt quá 98%.
Thông báo này được đưa ra trong bối cảnh các báo cáo gần đây về những tiến bộ của Intel và Samsung trong công nghệ đóng gói và sản xuất chip tiên tiến.
Công nghệ đóng gói EMIB-T của Intel được báo cáo đã đạt tỷ lệ sản lượng khoảng 90%, trong khi tỷ lệ sản lượng quy trình 2 nanomet (2nm) của Samsung được báo cáo đạt mức giữa 50%.
Hướng tới nhu cầu điện toán hiệu năng cao trong tương lai, ông Yuan cho biết TSMC dự kiến sẽ bắt đầu sản xuất nền tảng CoWoS kích thước 14 lưới, có khả năng tích hợp 20 chip bộ nhớ băng thông cao (HBM) vào năm 2028. Một phiên bản lớn hơn, có khả năng tích hợp 24 chip HBM, dự kiến sẽ ra mắt vào năm 2029.
Ông Yuan cũng cho biết thêm, các quy trình A13 và A12 cũng được lên kế hoạch sản xuất hàng loạt vào năm 2029.
Trong khi đó, B.Z. Ông Tien, Phó chủ tịch phụ trách vận hành và kỹ thuật công nghệ tiên tiến của TSMC, cho biết quy trình A16 vẫn đang đi đúng hướng để đưa vào sản xuất trong nửa cuối năm 2026.
Để đáp ứng nhu cầu tăng cao về chip AI và chip 2nm, ông Tien cho biết TSMC có kế hoạch ra mắt năm nhà máy sản xuất chip mới trong năm 2026.
Công ty dự kiến tốc độ tăng trưởng kép hàng năm là 70% đối với công suất sản xuất chip 2nm từ năm 2026 đến năm 2028, với công suất đóng gói tiên tiến CoWoS và SoIC dự kiến sẽ tăng trưởng hơn 80% mỗi năm cho đến năm 2027, ông nói thêm.
Theo ông Yuan, TSMC đã nhận được khoảng 25 thiết kế chip 2nm đã được hoàn thiện, với hơn 70 dự án khách hàng khác hiện đang trong giai đoạn phát triển.